2月14日消息，近日，半导体研究机构TechInsights 和 SemiWiki 发布了英特尔和台积电此前在“国际电子设备会议”（IEDM） 上披露的有关即将推出的Intel 18A（1.8nm级）和 台积电N2（2nm级）工艺技术的关键细节。根据 TechInsights 的分析，Intel 18A 可以提供更高的性能，而台积电N2可能会提供更高的晶体管密度。
能效的提升
在三星14nm / 台积电16nm 节点上，三星和台积电都生产了苹果A9 处理器。经过当时Tom's hardware的测试发现，与台积电16nm相比，三星14nm版本的功耗性能略好。TechInsights认为 A9 首先是基于三星14nm制程设计的，因此这可能只是反映了移植到台积电导致的能效（Power Efficiency）损失。然而，实际上两者之间的能效非常接近。从 14nm/16nm 到 10nm、7nm、5nm、3nm，再到现在的 2nm，三星和台积电都为每个节点提供了相对于前一个节点的相对功耗的改进。
在 10nm 时，台积电提供了比三星更大的功耗降低，并保持了这一领先地位，直到 3nm 时，三星率先采用了全环绕栅极（Gate All Around ，GAA）晶体管几乎是，提供了足够大的改进，在很大程度上缩小了与台积电 3nm FinFET 工艺在能效方面的差距（GAA 与 FinFET 相比有望提供更大的能效改进）。
根据台积电论文公布数据显示，与上一代的 3nm（N3E）节点相比，台积电N2制程在相同电压下可以将功耗降低 24% 至 35%，或将性能提高15%，晶体管密度是上一代 3nm 工艺高 1.15 倍。而这些指标的提升主要得益于台积电的新型全环绕栅极（GAA）纳米片晶体管，以及 N2 NanoFlex 设计技术协同优化和其他一些增强功能实现的。
作为对比，三星SF2（2nm）相比上一代SF3（3nm）功耗降低了约25%，而台积电则降低了平均约30%左右，再次保持了领先优势。
其中，台积电 N2 的功耗系数预计为 0.14，而三星的 SF2 为 0.17。不幸的是，没有足够的数据将 Intel 18A 添加到这部分的对比分析中。
台积电在其论文中展示了不同工艺节点下每瓦特功率效率和性能的关系图。以下这张功率效率（即能效）“图1”出现在台积电论文的一个版本中，尽管它并不在论文集中最终发表的论文的版本中。
△图1：台积电各工艺节点的电源效率（图片来源：台积电论文）
TechInsights根据该图形进行分析，将N28（28nm）的柱状图的高度定义为“1”，然后再将其他柱状图与之进行匹配，最终得到了如“图2”，N28到N2总体能效改进约不到9倍，远低于官方宣称的超过15倍。
△图2：TechInsights制作的台积电各工艺节点的电源效率（图片来源：TechInsights）
可以看到，从 N28 到 N10 的节点匹配良好，但从 N7 开始，图表上的条形显示每个节点的能效改进都要比台积电宣布的少的多。台积电的示意图上N3 到 N2 条形显示能效有 55% 的改进，但实际宣布的改进仅为30%左右。
目前尚不清楚是什么导致了这种差异，但这是一个很大的脱节。这可能就是台积电从最终论文中删除了能效改进图表的原因。
性能
与上面的能效分析类似，在三星14nm/台积电16nm 上，苹果A9处理器在 这2个工艺上具有相同的性能。将两个制程标准化为“1”，并应用两家公司宣布的节点到节点性能改进，可以比较每个节点的性能。还可以将英特尔添加到分析中，并根据英特尔逐个节点性能公告进行正向计算。
据此计算，TechInsights得出的 Intel 18A 的性能值为2.53，台积电N2的性能值为2.27，三星SF2的性能值为2.19。也就是说，Intel 18A 在 2nm 级工艺中具有最高性能，台积电N2位居第二，三星SF2位居第三。
面积
TechInsights还分析了两个与制程工艺当中“面积”相关的因素，一个是高密度逻辑单元晶体管密度，第二个是 SRAM 单元尺寸。
TechInsights 已经对台积电N3E 工艺进行了详细的逆向工程工作，拥有计算标准高密度逻辑单元晶体管密度所需的所有资料。
同样，TechInsights分析了三星SF3（3nm）和 SF3E 制程。台积电和 三星在公开声明中都提供了其 2nm 的密度改进值。就英特尔而言，TechInsights 也有保密协议下Intel 18A 的所有间距数据，虽然TechInsights不能透露具体的间距数值，但可以进行密度比较。
对于高密度逻辑单元，台积电在密度上遥遥领先于三星和英特尔，英特尔排名第二，三星排名第三。其中，台积电的高密度逻辑单元晶体管密度为 313 MTx/mm2、英特尔为238 MTx/mm2，三星则为231 Mtx/mm2。
如前所述，台积电论文当中虽然不包括 SRAM 单元大小，但有一张 SRAM 密度与节点的关系图，参见“图3”。
△SRAM 阵列密度与节点的关系（图片来源：台积电论文）
SRAM 阵列不仅包括 SRAM 单元，还包括开销，例如 7nm 有 25.0 Mb/mm2，7nm 的 SRAM 单元尺寸为 0.0270um2。如果将 25.0Mb 乘以 SRAM 单元大小，则得到 0.675mm2。1.000 和 0.675mm2 之间的差异是开销，并且每个节点之间不是恒定的，见表 1。
△表1：SRAM Cell尺寸分析（图片来源：TechInsights）
从“表1”中可以看出，阵列中的 SRAM 单元面积从 ~68% 到 ~72% 不等。此外，从“表1”中还可以看出，即使阵列密度从 32.2 Mb/mm² 增加到 34.1 Mb/mm²，5nm 和 3nm 处的 HD SRAM 单元尺寸也是相同的。
如果假设单元占阵列的 ~68%，则 2nm SRAM 单元大小可能为 ~0.0178um²，但如果假设 ~72%，则为 ~0.0189um2。
此前，英特尔在论文中已经公布其Inel 18A的HD SRAM 单元大小为 0.0210um²（实现了大约 31.8 Mb/mm² 的 SRAM 密度），因此在任何一种情况下，台积电的SRAM单元将更小，预计它也将小于三星的 SRAM 单元大小。
良率
对于尖端制程来说，良率是极为重要的议题。有很多报道称三星第二代3nm正因为良率问题而苦苦挣扎（据称仅20%），并因良率低而失去客户。此前也有一些报道称Intel 18A 良率为10%，不过该消息随后遭到了官方否认。
在论文中，台积电报告说，其256Mb SRAM 阵列的平均良率为 >80%，峰值良率为 >90%。在开发阶段的这些良率数据表明具有出色的低缺陷密度。除了在 SRAM 阵列中测试的那些之外，还有其他因素，但这些都是令人印象深刻的结果。
对于Intel 18A良率只有10%的传闻，TechInsights也强调，其有两个独立的可靠消息来称，该传闻根本不是真的，实际的良比这要好得多。
硅片价格
对于2nm晶圆代工的价格，一个广为流传的数字是，台积电将对其每片2nm晶圆将收取约30,000美元的费用。
此前，在 3nm 投入生产之前，TechInsights曾根据其预测模型分析认为每片3nm晶圆的价格为 < 20,000 美元，3nm 投入生产后，确定了该预测是正确的，批量价格确实为 <20,000 美元。而对于2nm晶圆价格，预计为＜30,000美元。
如果2nm晶圆价格为30,000美元，达到了3nm晶圆的1.5 倍，但是密度仅是3nm晶圆的1.15 倍，这也意味着晶体管成本的急剧增加，这将使得客户难以接受。因此，还有报道称，通常是台积电每个最新节点的主要客户的苹果公司，可能会因为2nm高昂的价格原因，进而放弃率先采用2nm。
这里讨论价格的另一个主要影响因素是大批量晶圆价格的定价远低于小批量晶圆价格，因此在任何讨论中都需要考虑订单数量。
如果台积电将 2nm 晶圆定价为 30,000 美元/晶圆，他们将给客户带来很大的压力，可能会迫使他们转向英特尔的Intel 18A和三星2nm。
背面供电
台积电关于2nm制程的论文没有涉及背面供电技术，但英特尔的Intel 18A以及三星2nm工艺都将实现背面供电。
根据进展来看，Intel 18A有望成为2025年首个实施背面供电技术的工艺制程。2026年，三星的SF2P工艺也将实施背面供电。最后，预计台积电不会在其 2nm 工艺变体上实现背面供电技术，可能需要等到 2026年或2027年才能在其 A16 工艺上实施。预计 A16 背面供电将是一种直接的背面连接，可以提供比英特尔和三星的实现更小的轨道高度。
由于英特尔是三家公司中最注重性能的公司，因此他们首先实施背面供电是有道理的。
TechInsights称，HPC客户想要背面供电技术来支持其芯片，但是由于成本原因，移动客户并不想要它。
对于多个节点，我们可能会看到有背面供电和没有背面供电的版本，并且考虑到它对Metal 0 的影响，设计规则可能会有所不同。
除此之外，为了实现最高性能，预计钼将首先引入通孔，然后引入关键互连。这可能导致 HPC 的节点在背面电力输送和钼金属化之间分裂，而对于移动设备，则没有背面电力和铜金属化。
其他
论文中最后一个有趣的项目是关于 “flat passivation” 的评论。许多工艺都有顶部铝金属层，钝化遵循金属轮廓，如果需要混合键合之类的东西，晶圆表面必须是平坦的。平钝化可能是平坦化的顶层，以实现键合。
量产时间
根据计划，Intel 18A 将于 2025 年年中进入量产，届时英特尔将开始生产其酷睿 Ultra 3 系列“Panther Lake”处理器，该处理器将于今年晚些时候上市。
相比之下，台积电的 N2 计划于 2025 年底进行大批量生产，该节点生产的第一批产品最早要到 2026 年年中才能上市，相关产品预计将于 2026 年秋季上市。
三星没有透露其 SF2 进入 HVM 的确切时间，只表示“2025 年”，有可能会是在2025年下半年。
小结
台积电披露了一种 2nm 工艺，这可能是可用的密度最高的 2nm 级工艺。与三星相比，它似乎也是最节能的。在性能方面，Intel 18A则可能更强。早期的良率方面，台积电2nm更具优势，但是 30,000 美元/晶圆的定价客户将难以接受，并且可能为英特尔和三星带来抢占市场份额的机会。
编辑：芯智讯